Схема преобразований С'ЦИ показана на рис 44. Различные процессы преобразований обозначены тремя видами линий. Эти процессы проиллюстрированы на примере преобразования сигнала 139264 кБит/с. Размещение нагрузки в контейнерах показано тонкими линиями. Сигнал 140 МБит/с размещается в С-4 асинхронно. Асинхронная нагрузка может размещаться только при использовани плавающего режима мультиплексирования субблоков в контейнеры высшего ранга, с помощью ТU-указателя. Кроме того, сигналы 1.5, 2 и 6 МБит/с размещаются в контейнерах синхронно. Для синхронной нагрузки предусмотрен и фиксированный режим, в этом случае TU- указатели исключаются, места субблоков фиксированы и определяются AU- указателями. Для сигналов которые не вмещаются в один контейнер, имеется возможность использования сцепок контейнера.

Загрузка виртуального контейнера VC-4 в STM-1 требует корректирования фаз скоростей передачи, необходимость корректирования показана пунктиром. Благодаря этому механизму VC-4 получает возможность "плавать" внутри STM-l (рис. 45), причем начало его цикла определяется по значению указателя. Добавлением этого указателя к VC-4 образуется в административный блок AU-4 (в данном случае совпадающий с группой административных блоков AUG). Аналогичные операции с указателями предусмотрены на уровнях TU-3, TU-1/2. STM-N образуется побайтным объединением N групп AUG и заголовка SOH (мультиплексирование).

Рис.44 Схема преобразований SDH

Рис. 45 1 x AU-4 в STM-1

ПРИНЦИП РАЗМЕЩЕНИЯ В КОНТЕЙНЕРЕ

Контейнер может рассматриваться как цикл для передачи плезиохронного сигнала. Скорость передачи контейнера выше чем скорость передаваемого сигнала, поэтому плезиохронный сигнал подстраивается к скорости передачи контейнера с помощью побайтового выравнивания. Цикл включает в себя информационные биты, биты выравнивания скоростей и служебные биты, позиция которых строго определена.

•Плезиохронный сигнал скоростью 140 МБит/с передается в контейнере С-4 путем побитового положительного выравнивания. Контейнер С-4 имеет общую емкость 260x9x8 Бит/125 мкс. Контейнер С-4 обеспечивает 1934.22 бит в одной строке, в том числе один бит выравнивания (S) и пять битов контроля выравнивания (С) (рис. 46,47).

•Двустороннее выравнивание используется для передачи плезиохронного сигнала 34 МБит/с в контейнере С-3 (рнс. 48,49). Три строки контейнера С-3 содержат 2016 бит: 1431 информационных битов, 2 бита положительного выравнивания, 2x5 бит контроля выравнивания и стаффинговые биты. Один бит контроля выравнивания должен постоянно использоваться как информационный бит, а второй бит передается как бит выравнивания (без информации).

Если скорость передачи информации входящего сигнала ниже номинальной величины, то первый S-бит (c номинальным информационным битом) должен бьггь стаффинговым (положительное выравнивание). Если скорость передачи информации входящего сигнала превышает номинальную величину, то первый S-бит (с номинальным информационным битом) используется как информационный бит (отрицательное выравнивание).

•Размещение сигнала со скоростью 2 МБит/с определяется его принадлежностью к плезиохронной или синхронной сети. Сигнал в контейнере может передаваться в плавающем либо в фиксированном режимах (рис. 50).

1.         Виртуальный контейнер (VC-12) в плавающем режиме

В плавающем режиме VC-12 может передаваться в плезиохронном, и синхронном  сигналах со скорость передачи информации 2 МБит/с. Передающий сигнал подстраивается к скорости передачи контейнера посредством двустороннего выравнивания. Точное расположение индивидуальных битов внутри цикла показано на рис. 51.

2.         Виртуальный контейнер (VC) в фиксированном режиме

В фиксированном режиме предусмотрена передача только синхронного сигнала. В этом режиме VC передается с фиксированной связью фазы к более высокому порядку VC цикла. Первый байт VC-lx или VC-2 непосредственно следует за байтом указателя в субблоке ТС. "Плавание" VC в субблоке TU не возможно. Байты указателей TU-lx-и TU-2 являются не связанными как начало VC, которое имеет фиксированное положение в цикле. Байты указателей используются как фиксированные стаффинговые биты. РОН не определен в фиксированном режиме. Когда передается байт-синхронный сигнал 2 МБит/с (рис. 52), одиночный канал 64 кБит/с занимает один байт цикла STM-1. Таким образом, после обработки индивидуальных уровней AU указателя возможно непосредственно обратиться к каналу 64кБит/с независимо от режима передачи.    

Рис.46 Плезиохронный сигнал 139,264 кбит/с в VC-4. Строение блока VC-4

Рис.47 Плезиохронный сигнал 139,264 кбит/с в VC-4. Одна строка 1 VC-4

Рис. 48 Плезиохронный сигнал 34,368 КБит/с в VC-3 Структура блока

Рис. 49 Плезиохронный сигнал 34.368 кбит/с в VC-3. 3 строка VC-3

Рис. 50 Варианты передачи для 2048 КБит/с в TU-12

Рис. 51 Плезиохронный 2048 КБит/с сигнал в VC-12

Рис.51 а. Синхронизация байтов для сигнала 2048 КБит/с